Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr;...

Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr; rand bit [3:0] ALU_OP; constraint todos_os_valores { (Instr != 4’d0) -> (ALU_OP == 4’d0); } Qual a probabilidade de ...


publicidade
Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr; rand bit [3:0] ALU_OP; constraint todos_os_valores { (Instr != 4’d0) -> (ALU_OP == 4’d0); } Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?
Analisando...
publicidade
publicidade
🍪

Utilizamos cookies e tecnologias semelhantes para aprimorar sua experiência de navegação. Política de Privacidade.