Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr; rand bit [3:0] ALU_OP; constraint todos_os_valores { (Instr != 4’d0) -> (ALU_OP == 4’d0); } Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?
Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr; ra...
Questão de Engenharia de Telecomunicações da banca FUNRIO (2012). Confira a resolução completa abaixo: