Em SystemVerilog 2009, se a expressão amostrada “a” é avaliada como verdadeira nos cicl...

Em SystemVerilog 2009, se a expressão amostrada “a” é avaliada como verdadeira nos ciclos 1, 2 e 8; a expressão amostrada “b” é avaliada como verdadeira nos ciclos 9, 10, 11, 12, 13 e 14; a expressão amostrada “c” é avaliada como verdadeira nos ciclos 2, 3 e 8; a expressão “d” é avaliada como verdadeira nos ciclos 3, 4, 5, 6, 10, 11, 12, 13 e 14; e a expressão amostrada “e” é avaliada como verdadeira nos ciclos 4, 5, 6, 12, 13 e 14; em quais ciclos a expressão em SVA “(a ##[1:5] b) and (c ##2 d ##2 e)” será avaliada como verdadeira?