Questões de Concursos Eletrônica analógica e digital

A linguagem VerilogAMS HDL (Analog and Mixed-Signal Extensions to Verilog Hardware Description Language) estende as características de uma linguagem de modelagem digital para prover uma linguagem unificada com semânticas analógicas e digitais e com compatibilidade retroativa. A respeito da linguagem VerilogAMS HDL, a afirmação FALSA é que contém as informações de que

Ao se definir em um projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”) as interconexões dos sinais de relógio (clock), um dos problemas a ser resolvido é o chamado “clock skew”. Dentro desse contexto, analise as asserções a seguir e assinale a opção correta: I - O “clock skew” ocorre devido à diferença de tamanho dos percursos que o sinal de clock percorre antes de alimentar as células lógicas de um circuito. II - Na realização das interconexões do sinal de clock de um projeto de um ASIC, podem ser inseridos buffers especiais controlando o atraso inserido em cada linha da árvore de clock.

Sobre clock skew, é correto afirmar que

Considere a operação do software Analog Design Environment a partir da sua janela principal. Deseja-se configurar um estímulo a um circuito. Sobre essa ação, considere as alternativas abaixo. A alternativa FALSA é a que diz que

Considere um circuito combinacional decodificador que aceita 32 combinações diferentes de entrada. Para esse circuito, o número de entradas e saídas é, respectivamente,

Sobre o projeto de chips de circuitos digitais, analise as afirmações a seguir: I) Uma das abordagens de projeto de circuitos digitais é a Top-Down, em que se definem em verilog módulos de alto nível, a serem divididos em níveis menores. II) Durante o projeto de um circuito combinacional, no processo de síntese, é possível, para tal ferramenta, traduzir retardos inseridos em verilog e transformá-los em retardos físicos na implementação do circuito. III) Para se sintetizar um circuito combinacional, usando-se uma diretiva always, é necessário que todas as entradas do módulo façam parte da lista de sensitividade. Assinale a opção que apresenta as apenas afirmativas corretas.

Durante a etapa de síntese, diversas modificações são realizadas na estrutura do circuito para que as restrições do projeto sejam atingidas. Existem também especificações de projeto que são colocadas nessa fase, como multi-cycle path ou false path. Alteram algumas estruturas, mas não a funcionalidade do sistema. As ferramentas de síntese podem gerar um script contendo essas informações, que serão usadas em

O número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por:

Quatro flip-flops JK estão conectados em cascata por suas saídas Q, com suas entradas J e K constantes em nível alto. Se a frequência de relógio no primeiro flip-flop é de 400 kHz e se a entrada de relógio nos flip-flops é invertida, a frequência de saída é igual a

As seguintes assertivas constituem características comuns aos contadores síncronos em anel e em anel torcido ou de Johnson, EXCETO:

Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?

Com relação à incerteza do clock, considere as afirmativas: I – O atraso de propagação contribui para a incerteza do clock. II – O clock skew não influencia na incerteza do clock. III – O clock jitter contribui para a incerteza do clock. Está correto APENAS o que se afirma em

Observe a seguinte declaração de covergroup em SystemVerilog 2009. covergroup meu_cg @(posedge clk); coverpoint v { bins b1 = (1 => 2), ([3:4]=>5,6); bins b2[] = (1 => 2 => 3), ([3:4]=>5,6); bins b3 = (5 [*2]); } endgroup Sobre a definição acima é correto afirmar:

Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?

Considere os seguintes efeitos: 1) Da variação da espessura do dielétrico entre as camadas de metal. 2) Decréscimo do yield. 3) Aumento das capacitâncias de acoplamento. 4) Degradação do desempenho (tempo). O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos?

O número de flip-flops tipo D necessários para se construir um contador Johnson com módulo 16 é