Início Questões de Concursos Eletrônica analógica e digital Resolva questões de Eletrônica analógica e digital comentadas com gabarito, online ou em PDF, revisando rapidamente e fixando o conteúdo de forma prática. Eletrônica analógica e digital Ordenar por: Mais populares Mais recentes Mais comentadas Filtrar questões: Exibir todas as questões Exibir questões resolvidas Excluir questões resolvidas Exibir questões que errei Filtrar 41Q782106 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOEm um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de ✂️ a) 1’b1. ✂️ b) 1’b0. ✂️ c) 11’b1111x0011zx. ✂️ d) 5’b1x1zx. ✂️ e) 11’b11110001100. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 42Q781994 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, STM, CESPE CEBRASPECom relação ao funcionamento e à utilização dos equipamentos de áudio, julgue os próximos itens. A relação sinal/ruído e a resposta em frequências do microfone variam com as impedâncias da fonte e da carga e também com a capacitância dos cabos inseridos entre os circuitos. Para melhorar essa relação, utiliza-se sistema com duas, três ou até mesmo quatro consoles de mixagem ligadas em série. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 43Q782154 | Engenharia de Telecomunicações, Eletrônica Analógica e Digital, Agente de Telecomunicações, Polícia Federal, CESPE CEBRASPEJulgue os itens a seguir, relativos a transformadores. Uma diferença entre um transformador de dois enrolamentos e um autotransformador é o fato de que, naquele, o enrolamento primário está eletricamente isolado do enrolamento secundário, enquanto, no autotransformador, não há essa isolação. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 44Q781921 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOObserve a seguinte declaração de covergroup em SystemVerilog 2009. covergroup meu_cg @(posedge clk); coverpoint v { bins b1 = (1 => 2), ([3:4]=>5,6); bins b2[] = (1 => 2 => 3), ([3:4]=>5,6); bins b3 = (5 [*2]); } endgroup Sobre a definição acima é correto afirmar: ✂️ a) O primeiro comando bins associa as seguintes sequências a b1: (1 => 2), (3 => 5), (4 => 5), (6). ✂️ b) O segundo comando bins associa as seguintes sequências a b2: (1 => 2), (3 => 5), (4 => 5), (4 => 6). ✂️ c) O terceiro comando bins associa as seguintes sequências a b3: (5), (5 => 5). ✂️ d) O primeiro comando bins associa individualmente cada sequência a b1. ✂️ e) Cada sequência definida em b2 é individualmente acessada. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 45Q782214 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOCom relação às spare cells, pode-se afirmar que: ✂️ a) São introduzidas somente no estágio de Back-End (projeto físico). ✂️ b) São células posicionadas aleatoriamente tendo sua utilização possibilitada somente pelo processo de FIB (Focus Ion Beam). ✂️ c) Permite pequenas correções no projeto do chip já fabricado, reduzindo os custos das máscaras. ✂️ d) São utilizados apenas em ECOs (Engineering Change Order) para alterar as máscaras de dopagem. ✂️ e) São células utilizadas para manter a coerência nas ligações das linhas de alimentação e terra. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 46Q781711 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOSobre retime durante a fase de síntese, pode-se afirmar o seguinte: ✂️ a) É o processo de escolha das células lógicas apropriadas para se atingir slack positivo. ✂️ b) É a etapa de recalcular o timing após uma rodada de backannotation. ✂️ c) Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos ✂️ d) Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência. ✂️ e) Representa a escolha do processo mais lento após duas rodadas de slack. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 47Q781557 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Engenheiro Elétrico, ITAIPU Binacional, UFPRCom relação à construção de contadores digitais com base em flip-flops, considere as seguintes afirmativas: 1. Após o RESET foram aplicados sete pulsos à entrada de um contador BCD, o que o faz passar ao estado 0111. 2. Para implementar um contador binário capaz de contar até 3.999, são necessários 13 flip-flops JK. 3. A capacidade máxima de contagem para cinco contadores BCD ligados em cascata é de 99.999. 4. O estado de um contador binário com flip-flop JK muda quando a entrada CK vai de 1 para 0. 5. Um contador binário composto de três flip-flops JK é capaz de contar até o decimal 8 (oito). Assinale a alternativa correta. ✂️ a) As afirmativas 1, 2, 3, 4 e 5 são verdadeiras. ✂️ b) Somente as afirmativas 1, 2, 3 e 4 são verdadeiras. ✂️ c) Somente as afirmativas 1, 3 e 4 são verdadeiras. ✂️ d) Somente as afirmativas 1 e 2 são verdadeiras. ✂️ e) Somente as afirmativas 3 e 5 são verdadeiras. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 48Q782140 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOO número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por: ✂️ a) 8’b1000_1001. ✂️ b) 8’H88. ✂️ c) 136’b8. ✂️ d) 136’b2. ✂️ e) 4’b1000_1000. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 49Q781849 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOUm dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)? ✂️ a) create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 23.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out} ✂️ b) create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 7.0 -clock CLK {data_out} set_output_delay -min 23.0 -clock CLK {data_out} ✂️ c) create_clock –period 30 –waveform {0 7} CLK set_output_delay -max 15.0 -clock CLK {data_out} set_output_delay -min 7.0 -clock CLK {data_out} ✂️ d) create_clock –period 30 –waveform {0 7} CLK set_output_delay -max 15.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out} ✂️ e) create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 7.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out} Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 50Q781860 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, TJ MA, IESESUma Unidade de Central de Processamento de um microprocessador deve possuir um conjunto de portas lógicas dedicadas que armazenam dígitos binários simples que são automaticamente "setados" ou "resetados" de acordo com o resultado das operações da Unidade Lógica Aritmética. Cada dígito binário destas portas lógicas dedicadas é chamado: ✂️ a) Registro ✂️ b) Flag de estado ✂️ c) Instrução de ramificação ✂️ d) Timming de instrução Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 51Q782209 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, TRF 2a, FCCA quantidade 47, em decimal, é representada na base binária em: ✂️ a) 101110. ✂️ b) 101111. ✂️ c) 111001. ✂️ d) 101010. ✂️ e) 111100. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 52Q782270 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOCom relação às etapas do fluxo de projeto, considere as afirmativas abaixo: I – Floorplanning é o processo de posicionar as células em locais apropriados dentro do chip. II – Na análise estática de tempo (STA), o projetista cria vetores de teste que são simulados utilizando a gate-level netlist para verificar os requisitos de tempo. III – Na etapa de floorplannig ocorre o planejamento das linhas de alimentação do chip. Está correto APENAS o que se afirma em: ✂️ a) I. ✂️ b) II. ✂️ c) III. ✂️ d) I e II. ✂️ e) II e III. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 53Q781704 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOSobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar. ✂️ a) Deve-se testar o DUV somente para os valores padrão. ✂️ b) Deve-se testar o DUV para os valores padrão, mas variando-se um parâmetro de cada vez. ✂️ c) Deve-se testar o DUV comparando-se o comportamento do circuito duas instâncias do circuito com parâmetros diferentes. ✂️ d) Deve-se testar o DUV considerando-se todas variações de parâmetros que são válidas para uso. ✂️ e) Deve-se testar o DUV sem considerar os parâmetros. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 54Q781522 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico em Telecomunicações Júnior, Petrobras, CESGRANRIOSobre dispositivos semicondutores de potência, considere as afirmativas a seguir. I - O diodo e o SCR são dispositivos que são capazes de conduzir corrente em apenas um sentido e bloquear a condução no sentido oposto. II - Ao contrário do diodo, o SCR pode ser operado como uma chave, onde a tensão de porta permite comandar a abertura e o fechamento da chave. III - Assim como um SCR, um DIAC funciona como uma chave comandada por um sinal aplicado ao terminal de porta, sendo capaz de conduzir nos dois sentidos. Está correto o que se afirma em ✂️ a) I, apenas. ✂️ b) II, apenas. ✂️ c) I e III, apenas. ✂️ d) II e III, apenas. ✂️ e) I, II e III. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 55Q782177 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Analista Judiciário, TJ SE, CESPE CEBRASPENo que diz respeito aos controladores lógicos programáveis (CLPs), julgue os próximos itens. Inicialmente, a programação dos CLPs era realizada por meio da linguagem Assembly; posteriormente, essa linguagem foi substituída pelas linguagens de alto-nível, a exemplo das linguagens gráficas. Estas últimas permitem a construção de programas a partir de blocos básicos como flip-flops e contadores. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 56Q781930 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOConsidere os seguintes efeitos: 1) Da variação da espessura do dielétrico entre as camadas de metal. 2) Decréscimo do yield. 3) Aumento das capacitâncias de acoplamento. 4) Degradação do desempenho (tempo). O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos? ✂️ a) Apenas o primeiro. ✂️ b) Apenas o segundo. ✂️ c) Apenas o terceiro. ✂️ d) Apenas o quarto. ✂️ e) Todos os quatro. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 57Q781904 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico, Ministério da Defesa Comando da Aeronáutica, CESGRANRIOO valor da capacitância de um capacitor de placas paralelas ✂️ a) diminui quando se aumenta a área das placas. ✂️ b) permanece constante quando se varia a permissividade do seu dielétrico ✂️ c) não depende das dimensões físicas das placas ✂️ d) aumenta quando se aumenta a distância entre as placas ✂️ e) aumenta quando se aumenta a área das placas Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 58Q782010 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOSobre o IR Drop e as técnicas para a minimização do seu impacto, é correto afirmar o seguinte: ✂️ a) É um efeito decorrente do alto consumo de potência pois as fontes de alimentação não suportam o alto consumo de corrente, reduzindo o nível de tensão nas células. Pode ser minimizado com um melhor planejamento das linhas de alimentação. ✂️ b) Causa uma redução na tensão de alimentação em certas regiões do chip e eleva a tensão do terra (ground bounce). Pode ser minimizado com a inserção de capacitores entre as linhas de alimentação. ✂️ c) Modifica as características dos atrasos nas células, o que incorre em resultados diferentes para a análise temporal. Pode ser resolvido adicionando diodos nas linhas de alimentação. ✂️ d) Aumenta o atraso nas interconexões devido ao aumento da carga de cada célula que é alimentada por esse sinal. Pode-se minimizar usando as camadas superiores de metalização para reduzir as resistências parasitas. ✂️ e) O aumento da resistência interna das células devido às correntes causa uma redução na tensão de alimentação das mesmas. Pode ser minimizado com o aumento da espessura dos metais de alimentação nas camadas de metalização inferiores. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 59Q782070 | Engenharia de Telecomunicações, Eletrônica Analógica e Digital, Agente de Telecomunicações, Polícia Federal, CESPE CEBRASPECom relação aos conversores utilizados pela eletrônica industrial, julgue os itens que se seguem. Os inversores são conversores que podem fazer parte da constituição dos no-breaks empregados na alimentação de cargas em corrente alternada. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 60Q781654 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, TRE GO, CESPE CEBRASPEUm controlador lógico programável (CLP) não tem ✂️ a) CPU. ✂️ b) CD-ROM. ✂️ c) memória. ✂️ d) processador Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro 🖨️ Baixar PDF← AnteriorPróximo →
41Q782106 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOEm um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de ✂️ a) 1’b1. ✂️ b) 1’b0. ✂️ c) 11’b1111x0011zx. ✂️ d) 5’b1x1zx. ✂️ e) 11’b11110001100. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
42Q781994 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, STM, CESPE CEBRASPECom relação ao funcionamento e à utilização dos equipamentos de áudio, julgue os próximos itens. A relação sinal/ruído e a resposta em frequências do microfone variam com as impedâncias da fonte e da carga e também com a capacitância dos cabos inseridos entre os circuitos. Para melhorar essa relação, utiliza-se sistema com duas, três ou até mesmo quatro consoles de mixagem ligadas em série. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
43Q782154 | Engenharia de Telecomunicações, Eletrônica Analógica e Digital, Agente de Telecomunicações, Polícia Federal, CESPE CEBRASPEJulgue os itens a seguir, relativos a transformadores. Uma diferença entre um transformador de dois enrolamentos e um autotransformador é o fato de que, naquele, o enrolamento primário está eletricamente isolado do enrolamento secundário, enquanto, no autotransformador, não há essa isolação. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
44Q781921 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOObserve a seguinte declaração de covergroup em SystemVerilog 2009. covergroup meu_cg @(posedge clk); coverpoint v { bins b1 = (1 => 2), ([3:4]=>5,6); bins b2[] = (1 => 2 => 3), ([3:4]=>5,6); bins b3 = (5 [*2]); } endgroup Sobre a definição acima é correto afirmar: ✂️ a) O primeiro comando bins associa as seguintes sequências a b1: (1 => 2), (3 => 5), (4 => 5), (6). ✂️ b) O segundo comando bins associa as seguintes sequências a b2: (1 => 2), (3 => 5), (4 => 5), (4 => 6). ✂️ c) O terceiro comando bins associa as seguintes sequências a b3: (5), (5 => 5). ✂️ d) O primeiro comando bins associa individualmente cada sequência a b1. ✂️ e) Cada sequência definida em b2 é individualmente acessada. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
45Q782214 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOCom relação às spare cells, pode-se afirmar que: ✂️ a) São introduzidas somente no estágio de Back-End (projeto físico). ✂️ b) São células posicionadas aleatoriamente tendo sua utilização possibilitada somente pelo processo de FIB (Focus Ion Beam). ✂️ c) Permite pequenas correções no projeto do chip já fabricado, reduzindo os custos das máscaras. ✂️ d) São utilizados apenas em ECOs (Engineering Change Order) para alterar as máscaras de dopagem. ✂️ e) São células utilizadas para manter a coerência nas ligações das linhas de alimentação e terra. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
46Q781711 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOSobre retime durante a fase de síntese, pode-se afirmar o seguinte: ✂️ a) É o processo de escolha das células lógicas apropriadas para se atingir slack positivo. ✂️ b) É a etapa de recalcular o timing após uma rodada de backannotation. ✂️ c) Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos ✂️ d) Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência. ✂️ e) Representa a escolha do processo mais lento após duas rodadas de slack. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
47Q781557 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Engenheiro Elétrico, ITAIPU Binacional, UFPRCom relação à construção de contadores digitais com base em flip-flops, considere as seguintes afirmativas: 1. Após o RESET foram aplicados sete pulsos à entrada de um contador BCD, o que o faz passar ao estado 0111. 2. Para implementar um contador binário capaz de contar até 3.999, são necessários 13 flip-flops JK. 3. A capacidade máxima de contagem para cinco contadores BCD ligados em cascata é de 99.999. 4. O estado de um contador binário com flip-flop JK muda quando a entrada CK vai de 1 para 0. 5. Um contador binário composto de três flip-flops JK é capaz de contar até o decimal 8 (oito). Assinale a alternativa correta. ✂️ a) As afirmativas 1, 2, 3, 4 e 5 são verdadeiras. ✂️ b) Somente as afirmativas 1, 2, 3 e 4 são verdadeiras. ✂️ c) Somente as afirmativas 1, 3 e 4 são verdadeiras. ✂️ d) Somente as afirmativas 1 e 2 são verdadeiras. ✂️ e) Somente as afirmativas 3 e 5 são verdadeiras. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
48Q782140 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOO número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por: ✂️ a) 8’b1000_1001. ✂️ b) 8’H88. ✂️ c) 136’b8. ✂️ d) 136’b2. ✂️ e) 4’b1000_1000. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
49Q781849 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOUm dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)? ✂️ a) create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 23.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out} ✂️ b) create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 7.0 -clock CLK {data_out} set_output_delay -min 23.0 -clock CLK {data_out} ✂️ c) create_clock –period 30 –waveform {0 7} CLK set_output_delay -max 15.0 -clock CLK {data_out} set_output_delay -min 7.0 -clock CLK {data_out} ✂️ d) create_clock –period 30 –waveform {0 7} CLK set_output_delay -max 15.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out} ✂️ e) create_clock –period 30 –waveform {0 15} CLK set_output_delay -max 7.0 -clock CLK {data_out} set_output_delay -min 0.0 -clock CLK {data_out} Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
50Q781860 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, TJ MA, IESESUma Unidade de Central de Processamento de um microprocessador deve possuir um conjunto de portas lógicas dedicadas que armazenam dígitos binários simples que são automaticamente "setados" ou "resetados" de acordo com o resultado das operações da Unidade Lógica Aritmética. Cada dígito binário destas portas lógicas dedicadas é chamado: ✂️ a) Registro ✂️ b) Flag de estado ✂️ c) Instrução de ramificação ✂️ d) Timming de instrução Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
51Q782209 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, TRF 2a, FCCA quantidade 47, em decimal, é representada na base binária em: ✂️ a) 101110. ✂️ b) 101111. ✂️ c) 111001. ✂️ d) 101010. ✂️ e) 111100. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
52Q782270 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOCom relação às etapas do fluxo de projeto, considere as afirmativas abaixo: I – Floorplanning é o processo de posicionar as células em locais apropriados dentro do chip. II – Na análise estática de tempo (STA), o projetista cria vetores de teste que são simulados utilizando a gate-level netlist para verificar os requisitos de tempo. III – Na etapa de floorplannig ocorre o planejamento das linhas de alimentação do chip. Está correto APENAS o que se afirma em: ✂️ a) I. ✂️ b) II. ✂️ c) III. ✂️ d) I e II. ✂️ e) II e III. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
53Q781704 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOSobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar. ✂️ a) Deve-se testar o DUV somente para os valores padrão. ✂️ b) Deve-se testar o DUV para os valores padrão, mas variando-se um parâmetro de cada vez. ✂️ c) Deve-se testar o DUV comparando-se o comportamento do circuito duas instâncias do circuito com parâmetros diferentes. ✂️ d) Deve-se testar o DUV considerando-se todas variações de parâmetros que são válidas para uso. ✂️ e) Deve-se testar o DUV sem considerar os parâmetros. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
54Q781522 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico em Telecomunicações Júnior, Petrobras, CESGRANRIOSobre dispositivos semicondutores de potência, considere as afirmativas a seguir. I - O diodo e o SCR são dispositivos que são capazes de conduzir corrente em apenas um sentido e bloquear a condução no sentido oposto. II - Ao contrário do diodo, o SCR pode ser operado como uma chave, onde a tensão de porta permite comandar a abertura e o fechamento da chave. III - Assim como um SCR, um DIAC funciona como uma chave comandada por um sinal aplicado ao terminal de porta, sendo capaz de conduzir nos dois sentidos. Está correto o que se afirma em ✂️ a) I, apenas. ✂️ b) II, apenas. ✂️ c) I e III, apenas. ✂️ d) II e III, apenas. ✂️ e) I, II e III. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
55Q782177 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Analista Judiciário, TJ SE, CESPE CEBRASPENo que diz respeito aos controladores lógicos programáveis (CLPs), julgue os próximos itens. Inicialmente, a programação dos CLPs era realizada por meio da linguagem Assembly; posteriormente, essa linguagem foi substituída pelas linguagens de alto-nível, a exemplo das linguagens gráficas. Estas últimas permitem a construção de programas a partir de blocos básicos como flip-flops e contadores. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
56Q781930 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOConsidere os seguintes efeitos: 1) Da variação da espessura do dielétrico entre as camadas de metal. 2) Decréscimo do yield. 3) Aumento das capacitâncias de acoplamento. 4) Degradação do desempenho (tempo). O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos? ✂️ a) Apenas o primeiro. ✂️ b) Apenas o segundo. ✂️ c) Apenas o terceiro. ✂️ d) Apenas o quarto. ✂️ e) Todos os quatro. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
57Q781904 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico, Ministério da Defesa Comando da Aeronáutica, CESGRANRIOO valor da capacitância de um capacitor de placas paralelas ✂️ a) diminui quando se aumenta a área das placas. ✂️ b) permanece constante quando se varia a permissividade do seu dielétrico ✂️ c) não depende das dimensões físicas das placas ✂️ d) aumenta quando se aumenta a distância entre as placas ✂️ e) aumenta quando se aumenta a área das placas Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
58Q782010 | Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIOSobre o IR Drop e as técnicas para a minimização do seu impacto, é correto afirmar o seguinte: ✂️ a) É um efeito decorrente do alto consumo de potência pois as fontes de alimentação não suportam o alto consumo de corrente, reduzindo o nível de tensão nas células. Pode ser minimizado com um melhor planejamento das linhas de alimentação. ✂️ b) Causa uma redução na tensão de alimentação em certas regiões do chip e eleva a tensão do terra (ground bounce). Pode ser minimizado com a inserção de capacitores entre as linhas de alimentação. ✂️ c) Modifica as características dos atrasos nas células, o que incorre em resultados diferentes para a análise temporal. Pode ser resolvido adicionando diodos nas linhas de alimentação. ✂️ d) Aumenta o atraso nas interconexões devido ao aumento da carga de cada célula que é alimentada por esse sinal. Pode-se minimizar usando as camadas superiores de metalização para reduzir as resistências parasitas. ✂️ e) O aumento da resistência interna das células devido às correntes causa uma redução na tensão de alimentação das mesmas. Pode ser minimizado com o aumento da espessura dos metais de alimentação nas camadas de metalização inferiores. Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
59Q782070 | Engenharia de Telecomunicações, Eletrônica Analógica e Digital, Agente de Telecomunicações, Polícia Federal, CESPE CEBRASPECom relação aos conversores utilizados pela eletrônica industrial, julgue os itens que se seguem. Os inversores são conversores que podem fazer parte da constituição dos no-breaks empregados na alimentação de cargas em corrente alternada. ✂️ a) Certo ✂️ b) Errado Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro
60Q781654 | Engenharia de Telecomunicações, Eletrônica analógica e digital, Técnico Judiciário, TRE GO, CESPE CEBRASPEUm controlador lógico programável (CLP) não tem ✂️ a) CPU. ✂️ b) CD-ROM. ✂️ c) memória. ✂️ d) processador Resolver questão 🗨️ Comentários 📊 Estatísticas 📁 Salvar 🧠 Mapa Mental 🏳️ Reportar erro