Em um microprocessador hipotético, no qual utiliza-se a representação em complemento...

Em um microprocessador hipotético, no qual utiliza-se a representação em complemento a 2, encontra-se uma Unidade Lógica-Aritmética (ULA) capaz de somar e subtrair inteiros de 16 bits fornecendo como resultado um inteiro de 16 bits. A ULA tem dois registros internos para operandos de entrada (ALUx e ALUy) e um registro interno de saída (ALUz), todos de 16 bits. A ULA também atualiza, para cada operação realizada, um registro de 4 bits de FLAGS que inclui:

• 1 bit de overflow (V)

• 1 bit de carry (C)

• 1 bit indicativo de resultado negativo (N) (1 caso o resultado da última operação tenha sido < 0)

• 1 bit indicativo de resultado zero (Z) (1 caso o resultado da última operação tenha sido = 0)

O registro de FLAGS tem, como bit mais significativo, V, seguido pelo C, N e Z. Em um determinado instante, os valores em hexadecimal armazenados em ALUx e ALUy são, respectivamente A000 e 804A. Nesse momento, a Unidade de Controle (UC) do processador envia um sinal de controle acionando a operação de soma da ULA.

Como resultado, o registro de FLAGS conterá, em binários, o valor