Considere um circuito combinacional decodificador que aceita 32 combinações diferentes de entrada. Para esse circuito, o número de entradas e saídas é, respectivamente,

A única diferença entre os flip-flops JK e RS, no que concerne ao seu funcionamento, consiste no fato de que

Em um microprocessador, existem diversos tipos de endereçamento para acesso à memória de dados. Na instrução em assembly MOV AX , 2345h, em que AX é um registrador de 16 bits, o modo de endereçamento utilizado é

Uma forma de corrigir problemas de violação de hold pode ser o seguinte:

Dado o seguinte trecho de código em System Verilog. ... rand bit [3:0] Instr; rand bit [3:0] ALU_OP; constraint todos_os_valores { (Instr != 4’d0) -> (ALU_OP == 4’d0); } Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?

Qual das seguintes tarefas não está diretamente relacionada com um testbench?

A função da entrada ENABLE (habilitar) em um circuito integrado multiplexador é a de

O que não deve ser randomizado em um testbench aleatório por restrições (constrained-random simulation)?

A linguagem VerilogAMS HDL (Analog and Mixed-Signal Extensions to Verilog Hardware Description Language) estende as características de uma linguagem de modelagem digital para prover uma linguagem unificada com semânticas analógicas e digitais e com compatibilidade retroativa. A respeito da linguagem VerilogAMS HDL, a afirmação FALSA é que contém as informações de que

O que visa a técnica de Multi-supply voltage, e qual o mecanismo empregado?

As seguintes assertivas constituem características comuns aos contadores síncronos em anel e em anel torcido ou de Johnson, EXCETO:

Em um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de

Sobre o efeito de registradores que são escritos por software sobre o testbench, podemos afirmar: I. O número de ciclos de simulação até se chegar a um ponto de falha pode ser muito grande. II. Os testbenches tem que considerar todos as variações possíveis de valores nesses registradores, se eles controlarem o comportamento do DUV. III. A integração de módulos programáveis por software devem ser testadas utilizando-se rotinas de teste de software.

Por que a técnica de clock gating afeta substancialmente o consumo de um circuito digital?

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

Observe a seguinte declaração de covergroup em SystemVerilog 2009. covergroup meu_cg @(posedge clk); coverpoint v { bins b1 = (1 => 2), ([3:4]=>5,6); bins b2[] = (1 => 2 => 3), ([3:4]=>5,6); bins b3 = (5 [*2]); } endgroup Sobre a definição acima é correto afirmar:

Com relação às spare cells, pode-se afirmar que:

Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:

O número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por:

Considere os seguintes efeitos: 1) Da variação da espessura do dielétrico entre as camadas de metal. 2) Decréscimo do yield. 3) Aumento das capacitâncias de acoplamento. 4) Degradação do desempenho (tempo). O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos?